Verilog

一、数字集成电路的发展与演变

1.1 数字集成电路复杂度趋势与设计方法的演变

随着半导体工艺的进步，数字集成电路的复杂度呈指数级增长，如今集成度已经达到数十亿个晶体管。这种硬件规模的爆发推动了设计方法的不断演变。在70年代，设计主要以元件为基础，对应多块印刷版系统；80年代发展为以单元为基础的单片系统；到了90年代，以RTL综合为基础的设计方法成为了主流。当前，设计方法已经全面演变为以IP为基础的复用设计。

RTL（Register Transfer Level，寄存器传输级）是指通过描述数据在寄存器之间的流动和逻辑操作来建模电路的抽象级别；
IP（Intellectual Property）是指在IC设计中那些预先设计好、经过验证且可重复利用的成熟电路功能模块；
片上系统（SoC，System on Chip）则是指将微处理器、模拟IP、数字逻辑等复杂系统集成在单一芯片上的高级架构。

1.2 硬件描述语言（HDL）的产生与功能

传统的原理图输入方式在面对32位总线或复杂状态机时会变得极其繁琐且难以维护。
HDL产生的基础是借鉴了C、FORTRAN、Pascal等程序化设计语言的理念，极大地提高了集成电路设计的效率和可靠性。硬件描述语言（HDL : Hardware Description Language）是一种高级程序语言，通过对数字电路和系统的语言描述，可以对数字集成电路进行设计和验证。 其主要功能是让设计工程师能够根据电路结构特点，采用层次化的设计结构，将抽象的逻辑功能用电路的方式进行实现。使用HDL，设计者可以通过参数化（如改变总线位宽）轻松实现电路规模的扩展，而不需要像原理图那样逐根连线。

1.3 Verilog HDL的发展历程

Verilog诞生于80年代的Verilog-XL模拟器。在1990年公开发表并移交OVI组织后，它逐渐成为了行业标准。面试中偶尔会提及的标准节点包括：1995年发布的Verilog IEEE 1364-1995标准以及2001年发布的Verilog IEEE 1364-2001标准（后者引入了更方便的端口声明等重要特性）。随着系统级设计需求的增加，2005年进一步推出了System Verilog (IEEE 1800-2005)，极大增强了语言的验证能力和系统级抽象能力。

1.4 Verilog HDL与VHDL的区别

在描述和抽象能力上，这两种主流HDL语言有着显著的差异，这也是面试中的高频考点。VHDL的描述能力自上而下涵盖了系统级、算法级、寄存器传输级一直到逻辑门级，它常常被用作建立ASIC（Application-Specific Integrated Circuit，专用集成电路，即为特定用途定制的芯片）模型库的基准（例如VITAL）。相比之下，Verilog HDL的建模能力不仅涵盖了上述所有高级别抽象，还在底层向下延伸到了开关电路级（Switch Level）。这意味着Verilog在底层晶体管级别的网络模拟和门级延迟描述上具有更直接的表达能力。

在硬件描述语言的建模能力中，自上而下分为五个主要的抽象层级。面试中常要求解释这些层级的具体含义以及它们在设计验证流程中的作用。

系统级（System Level）位于最高抽象层，它主要用于描述整个系统的行为和整体性能，而不涉及任何底层的硬件结构细节。系统级的主要功能是进行前期的架构探索与系统级的行为验证。从图中可以看出，System Verilog在这一层级进行了大量的能力扩展。

算法级（Algorithm Level）紧随其后，它侧重于实现系统功能的具体数学模型或逻辑算法。算法级的重点在于纯逻辑与数学功能的描述与验证，帮助设计者在将其映射到具体硬件结构之前，确认核心算法的正确性。

寄存器传输级（RTL级，Register Transfer Level）是目前数字IC前端设计最核心、最常用的层级。它通过描述数据在各个寄存器之间的流动路径，以及组合逻辑对这些数据的处理来构建电路。RTL级不仅用于编写可综合的硬件逻辑描述，也是进行前端功能验证（前仿）的绝对主力。

逻辑门级（Logic Gate Level）描述了电路由哪些基本的逻辑门（如与门、或门、非门）以及触发器互连构成。在实际开发中，门级代码通常不是由工程师手动编写的，而是由逻辑综合工具将RTL代码映射生成的门级网表，其主要功能是用于包含实际电路延迟的时序验证（后仿）和后续的物理布线实现。

开关电路级（Switch Level）是图中展示的最底层抽象，它直接描述MOS晶体管的开关行为及其物理连接关系。Verilog HDL能够向下延伸到开关电路级，这意味着它能在最底层的晶体管级别进行精确的网络模拟和门级延迟描述，这也是VHDL所不具备的能力。此外，图中特别标注的VITAL（VHDL Initiative Towards ASIC Libraries），则是VHDL专门用来建立ASIC底层标准单元模型库的基准规范。

1.5 Verilog HDL的应用范围

数字集成电路的完整开发流程包含了总体方案、系统建模、RTL编码、功能验证、综合、时序验证、物理布局布线以及最后的工艺实现。这里的综合（Synthesis）是指将高级的RTL代码映射转换成底层由标准单元组成的门级网表的过程。在这个流程中，Verilog HDL的应用范围极其广泛，主要覆盖前端设计与验证阶段：包括系统建模、RTL编码、功能验证（前仿）和时序验证（后仿）。此外，在后期的原型建立和测试阶段，也需要大量使用Verilog来编写测试激励（Testbench)以驱动硬件平台进行验证。

数字集成电路的完整设计流程是一个严谨的自顶向下的过程。首先是总体方案阶段，主要根据需求制定芯片的规格书，确定系统架构、核心性能指标和功耗面积预算。紧接着进入系统建模阶段，工程师会搭建高层次的算法或行为级模型，以验证前期架构方案的数学和理论可行性。系统建模是整个芯片设计的地基，通常也会部分使用到Verilog HDL或更高级的System Verilog来进行高层抽象描述。

在架构确立后，项目便正式进入前端设计阶段的核心：RTL编码。设计人员需要根据系统模型，使用Verilog HDL将抽象的算法转化为具体的寄存器传输级硬件逻辑代码。完成编码后，必须无缝衔接功能验证（即前仿）。在这个阶段，工程师同样会大量使用Verilog HDL编写复杂的测试激励（Testbench），用来给RTL设计施加输入并观察输出，以确保逻辑功能完全符合预期。对于面试而言，如何保证RTL代码的完备性以及如何搭建高效的验证环境是极具区分度的考点。

当纯逻辑功能验证通过后，设计就进入了连接前端与后端的桥梁阶段：综合。逻辑综合工具会将高级的RTL代码转化为由基础门电路构成的门级网表（Netlist）。因为综合器引入了真实物理门电路的延迟模型，所以接下来必须进行严格的时序验证（后仿或静态时序分析STA）。时序验证的目的是检查电路在加入了实际延迟后，是否仍然满足建立时间和保持时间的要求，这是防止芯片出现时序违例和亚稳态的关键防线。

时序闭合后，网表将移交后端进行物理综合与布局布线。工程师需要把逻辑门映射到实际的硅片版图上，并完成复杂的金属层连线。随后进行物理验证（包括DRC设计规则检查和LVS版图与原理图一致性检查），确保最终版图符合晶圆厂的制造规范。在投入高昂的流片成本之前，团队通常还会进行原型建立和测试，比如将代码下载到FPGA中进行真实环境下的硬件级验证。确认万无一失后，最终生成GDSII文件交付代工厂完成最后的工艺实现。纵观全局，Verilog HDL的应用不仅贯穿了从系统建模到时序验证的整个前端流程，也在后期的原型测试中充当着不可或缺的驱动和验证角色。

二、Verilog基础知识

2.1 词法规定（空白符、注释符、标识符与关键字）

空白符主要包括空格符（\b）、制表符（\t）、换行符和换页符。在Verilog代码编写中，合理使用空白符可以极大地提高代码的可读性与排版美观度。需要重点记住的是，在编译和综合阶段，所有的空白符都会被工具自动忽略，它们绝对不会对最终生成的硬件电路逻辑产生任何影响。

Verilog提供了两种注释方式。单行注释以双斜杠“//”开头，编译器会直接忽略从该符号起到当前行尾的所有内容。多行注释以“/”开始，直到遇到“/”结束。这里在笔试中常考的一个语法陷阱是：多行注释内部绝对不允许再次嵌套多行注释，否则会导致编译错误；但是多行注释内部是允许嵌套单行注释的。

标识符被用来给模块、端口、信号或参数命名，它可以是字母、数字、“$”符号和下划线“_”的自由组合。这里的核心规则是，Verilog的标识符严格区分大小写，且首字符必须是字母或者下划线，绝不能以数字开头。此外，为了能使用特殊符号命名，语言还引入了转义标识符。转义标识符必须以反斜线“\”作为开头，并且严格要求以空白符（空格、制表符或换行符）作为结尾来界定作用范围，通过这种方式，标识符内部就能包含任何可打印的特殊字符了。

关键字（也称保留字）是Verilog语言内部事先定义好的专用词汇，用于组织核心的语言结构，设计者不能将它们挪作他用。对于关键字，最关键的记忆点是：Verilog HDL中所有的关键字强制要求必须全部小写。例如，小写的“always”是系统识别的关键字，但如果你写成大写的“ALWAYS”，系统只会把它当成一个普通的标识符来处理。

2.2 四种基本逻辑数值

Verilog HDL中定义了四种基本的逻辑数值状态，用来精确模拟真实的物理硬件电路。其中，逻辑“0”代表低电平、逻辑0或条件为“假”，通常对应电路中的接地（GND）；而逻辑“1”代表高电平、逻辑1或条件为“真”，通常对应电路中的电源电压（VCC）。这两种是数字电路中最基础的确定电平状态。

除了确定的0和1，Verilog还引入了另外两种在硬件仿真中极其重要的特殊状态。逻辑“x”或“X”表示不确定或未知的逻辑状态。在仿真过程中，如果寄存器上电后未被复位初始化，或者出现了多驱动源逻辑冲突（例如两个信号同时向同一条线输出0和1），信号就会呈现“X”态。这也是面试中常考的调试问题：仿真波形图中出现红线（X态）通常就是由于未复位初始化或多驱动冲突引起的。

最后一种是逻辑“z”或“Z”，它表示高阻态。高阻态意味着该节点处于悬空状态，与电路的其他部分电气断开，没有受到任何外部驱动源的拉高或拉低。在实际的芯片设计和面试考核中，高阻态“Z”常被大量用于设计三态缓冲器和双向数据总线（inout端口），这是实现多设备共享通信总线的核心基础。

2.3 常量的表示方式（整数与实数）

在Verilog中，整数的完整表示格式为 +/-<size>'<base_format><number>。其中size代表数值的位宽，base_format代表进制基数（b/B表示二进制，o/O表示八进制，d/D表示十进制，h/H表示十六进制）。需要特别注意的是，位宽<size>必须是一个确定的十进制常数，绝对不能是表达式（例如(4+4)'b11是非法的）。此外，数值部分除了可以包含数字外，在二进制、八进制和十六进制中，还可以合法地包含未知态x、高阻态z（在数值中也可以用?代替z），以及用于提高代码可读性的下划线“_”。

在笔试的语法改错题中，有几个常见的整数表示陷阱极其容易丢分。首先，如果想要表示一个负数，负号“-”必须严格放在整个表达式的最左边，也就是位宽的最前面（例如-4'd4是合法的，而4'd-4则是数值部分带负号，属于非法格式）。其次，单引号（位宽标示符）和后面的基数符号（如b、d）之间绝对不允许出现任何空格，否则会导致编译报错。

除了整数，Verilog还支持实数（浮点数）的表示，第一种常用方法是十进制表示法。这种格式对小数点的使用有非常严格的语法规定：小数点的两侧都必须有数字存在，哪怕是0也不能省略，否则就是非法的表示形式。例如，3.0、0.2都是正确的规范写法，但是像6.或者.3这种省略了小数点某侧数字的写法在编译时会直接报错。

实数的第二种表示方法是科学计数法，它采用大小写均可的“e”或“E”来表示10的幂次方，例如564.2e2的值就是56420.0，而3E-3的值是0.003。与十进制表示法一样，科学计数法前面的基数也不能省略小数点两侧的数字（如.3e5是非法的）。最后补充一个重要的工程规范：无论是很长的整数还是实数，合理使用下划线“_”来分隔数字（例如5_4582.2158_5896）不会改变数值大小，却能极大提高代码的辨识度，这在面试手撕代码时能很好地体现你的专业素养。

2.4 数据类型分类（连线型与寄存器型）

在Verilog中，物理数据类型主要分为连线型、寄存器型和存储器型。为了解决多驱动源带来的赋值冲突，语言定义了不同的信号强度（如最强的supply、较弱的pull/weak，直至高阻态highz）。理解这些数据类型是进行硬件逻辑建模的绝对核心。

2.4.1、连线型数据（Net Type）

连线型代表物理连线，最常用的是wire和tri（系统默认缺省类型为wire）。此外还包括具有线或特性的wor/trior、线与特性的wand/trand，以及电源地建模的supply1/supply0等。连线型变量的声明格式可以依次包含：网络类型、驱动强度、位宽和仿真延迟。
　　面试中常考的一个重点是wire和tri的区别：虽然它们在语法树上功能相似，但wire类型通常用于表示单个驱动器驱动的信号线（如简单的输入输出端口或内部连线），不支持三态行为；而tri类型专门用于多个驱动器驱动的信号线，支持三态逻辑（0、1、Z之间切换），因此tri类型常被用于允许多个设备共享的总线驱动器设计中。

2.4.2、寄存器型数据（Register Type）与存储器
　　reg型是数据储存单元的抽象类型，对应触发器、锁存器等具有状态保持作用的硬件元件。在编写代码时，reg型变量常用于行为级描述（如always过程块），并且必须由过程赋值语句对其进行赋值。需要特别注意的是，reg型变量一般缺省为无符号数，如果将一个负数赋给无符号的reg变量，它会自动转换成对应位宽的二进制补码形式（例如给4位reg赋值-2，实际存储的值是4’b1110，即14）。
　　由多个reg型变量可以构成存储器（Memory）。在笔试题中经常需要严格区分位宽和深度的定义顺序：例如reg [7:0] mem1 [255:0];，这里的[7:0]代表单个寄存器的位宽是8位，而[255:0]代表这个存储器具有256个这样的寄存器（即存储深度为256）。

wire 类型： * 用于 assign 关键字引导的连续赋值语句。 * 用于模块实例化时的端口连接线（作为输入或输出的物理连接）。 * 用于描述纯粹的组合逻辑电路，且该逻辑不位于 always 块内
reg 类型： * 必须用于 initial 或 always 过程块内部的所有赋值目标。 * 在时序逻辑中，用于触发器、计数器、状态机状态寄存器等。 * 在 always @(*) 块中，用于描述复杂的组合逻辑（例如为了使用 if-else 或 case 语句而声明为 reg，但最终生成的是组合电路）。

2.4.3、抽象数据类型
　　除了物理类型，Verilog还提供用于辅助建模和测试的抽象数据类型。整型（integer）是简单的32位有符号整数，通常在Testbench的for循环中用作计数器。时间型（time）则是64位的无符号数，主要用于对模拟时间的存储与计算处理，常与$time系统函数配合使用。实型（real）表示浮点数值，多用于复杂的延迟时间计算。

最后是极其重要的参数型（parameter）。**parameter属于常量，在仿真开始前就被赋值，且在整个仿真过程中保持不变。**在实际的集成电路设计（如状态机编码、模块参数化调用)中，大量使用parameter可以极大地提高代码的可读性、可维护性和IP模块的复用性。

2.4.4、 Verilog运算符

在Verilog中，运算符的优先级决定了表达式的计算顺序。整体优先级从高到低大致为：单目运算符（如按位取反~、逻辑非!）优先级最高，接着是算术运算符（先乘除取模，后加减）、移位运算符、关系运算符、等式运算符，然后是按位运算符、逻辑运算符，最后是条件运算符（三目运算符?:）。在实际手撕代码时，强烈建议在复杂的表达式中直接使用括号()来明确计算顺序，这不仅能避免优先级记错导致的逻辑Bug，也是良好的工程代码规范。

算术运算符与位宽保留规则：算术运算符包括加(+)、减(-)、乘(*)、除(/)和取模(%)。这里面试最常挖坑的点在于计算结果的位宽判定：算术表达式本身结果的位宽由参与运算的最长操作数决定；但在赋值语句中，最终保留的结果位宽严格由等号左侧目标变量的位宽决定。例如，两个4位数相乘，如果赋值给一个4位的变量，那么结果的高位将被直接舍弃截断。

关系运算符与相等关系运算符（核心考点）：关系运算符（>、<、>=、<=）用于比较大小，遇到未知态时结果为x。紧接着是面试中的超高频必考点——双等号==（二值逻辑相等）与三等号===（四值逻辑全等）的区别。==在比较时，只要操作数中包含任何不定位x或高阻态z，比较的输出结果就立刻变为不定值x。而===进行的是严格的状态匹配，它将x和z也视作可以比较的具体状态，因此**===的比较结果永远只有确定的0或1，它常用于测试激励（Testbench）中严格检查信号状态**。

逻辑运算符与按位运算符的区别：逻辑运算符（&&、||、!）是将整个操作数视作一个整体进行真假判断，其运算结果永远只有1位的1（真）、0（假）或x（不定态）。需要记住的细节是，对于不定态进行逻辑取反（!x），其结果依然是不定态x。按位运算符（~、&、|、^异或、^~同或）则是对每一比特位进行逐一运算。这里的常考陷阱在于位宽不匹配的处理：当按位运算的两个操作数位宽不一致时，Verilog会自动在较短操作数的左侧高位无条件补0，补齐至相同位宽后再进行逐位运算。

2.5 模块与端口的基础结构

模块（module）是Verilog HDL语言的基本单元，代表一个实现特定逻辑结构的基础功能块。一个完整的模块由四个核心部分组成：模块的开始与结束、端口定义、数据类型说明以及逻辑功能描述。在语法结构上，模块必须以关键字module开始，并且包含模块名和端口列表的定义行必须以分号结束，最后使用关键字endmodule来标志整个模块代码的结束。这是所有Verilog设计的标准外层骨架。

端口是模块与外部环境进行数据通信的物理接口，主要分为输入端口（input）、输出端口（output）和双向端口（inout）。在定义完端口后，需要进行数据类型说明（如wire、reg、parameter等），用来声明模块内部使用的信号和常量。在面试中常被问到的一个关键点是：input和inout端口在模块内部默认且只能是wire（连线）类型；而output端口则根据内部驱动方式的不同，既可以是wire类型（用assign驱动），也可以声明为reg类型（在always块中驱动）。

逻辑功能描述是模块的核心灵魂，用于具体实现各种组合逻辑和时序逻辑。在Verilog中，描述逻辑功能主要依赖于以下几种语句：用于测试环境初始化的initial语句（综合工具通常会忽略）、用于行为级建模的always语句、用于组合逻辑的连续赋值语句（assign），以及底层子模块的实例化语句、函数（function）和任务（task）。需要牢记的是，在同一个模块内部，这些语句模块之间都是相互独立、并发执行的。

当我们在顶层设计中引用（实例化）底层子模块时，端口的连接对应主要有两种方式。第一种是位置映射，即严格按照原模块定义的端口顺序依次填入连接信号，这种方式一旦底层端口顺序修改，顶层极易发生致命错误。第二种是命名映射，格式为.底层端口名(外接信号名)。在实际的企业工程规范和面试手撕代码中，强烈要求且只推荐使用命名映射方式。因为这种方式将端口名与外接信号强绑定，不必理会底层定义的顺序，极大地提高了代码的可读性、可移植性和容错率。